SoC Design

Memory Split 구조에서 Read Data Mux 설계 🔧 SoC Memory Design Memory Split 구조에서 Read Data Mux 설계 Timing Mismatch 해결과 Combinational Mux 설계 전략 🎯 하나의 큰 메모리를 여러 개의 작은 메모리로 분할하여 사용하는 Memory Split 구조는 현대 SoC 설계에서 필수적인 기법입니다. 상위 주소 비트로 메모리 뱅크를 선택하고 출력 데이터를 Mux로 합치는 이 구조에서, 올바른 타이밍 설계가 왜 중요한지 살펴보겠습니다. 📐 구조 개요 대용량 메모리를 단일 블록으로 구현하면 word line과 bit line이 길어져 액세스 타임이 증가하고, 전력 소비도 커집니다. 이런 문제를 해결하기 위해 메모리를 여러 개의 작은 뱅크로 분할하는 Memory Banking 기법을 사용합니다. 예를 들어 32KB 메모리를 4개의 8KB 뱅크로 나누면, 각 뱅크의 word line 길이가 짧아져 속도가 향상되고 전력 효율도 개선됩니다. 이 구조에서 주소의 상위 2비트(예: addr[14:13])는 4개 뱅크 중 하나를 선택하는 mem_sel 신호로 사용되고, 나머지 하위 비트(addr[12:0])는 선택된 뱅크 내부의 실제 주소로 사용됩니다. 각 뱅크에서 나온 출력 데이터(rdata_0 ~ rdata_3)는 최종적으로 Mux를 통해 하나로 합쳐져 wrapper의 출력이 됩니다. 📊 Memory Split Architecture with Delayed Selector addr[14:13] → mem_sel (Bank Selection) ...

🖥️ CPU 엔지니어를 위한 '커널(Kernel)' 완벽 가이드 CPU 엔지니어로서 ISA(Instruction Set Architecture)와 하드웨어 레벨의 연산에 익숙하시다면, 커널은 마치 "보이지 않는 거대한 미지의 소프트웨어 덩어리" 처럼 느껴질 수 있습니다. 하지만 사실 커널은 하드웨어와 가장 밀접하게 맞닿아 있는 소프트웨어이며, CPU 입장에서 보면 커널 역시 하나의 명령어 집합에 불과합니다. 학생에게 설명하듯, 기초부터 핵심까지 차근차근 풀어보겠습니다. 1️⃣ 커널은 무엇인가? (거대한 프로그램인가?) 네, 맞습니다. 커널은 일종의 거대한 프로그램입니다. 하지만 일반적인 애플리케이션(카카오톡, 게임 등)과는 성격이 완전히 다릅니다. 커널은 '컴퓨터의 모든 자원을 관리하는 운영체제의 핵심 실행 파일' 입니다. CPU가 하는 일이 '명령어를 읽어와 실행하는 것'이라면, 커널은 '그 명령어들 중 하드웨어를 직접 제어하는 아주 특별한 명령어들을 모아둔 집합체' 라고 볼 수 있습니다. 💡 알아두면 좋은 점: 리눅스 커널의 경우 2026년 현재 약 3천만 줄 이상의 코드로 구성되어 있으며, 전 세계 수천 명의 개발자가 지속적으로 기여하고 있습니다. 하지만 이 방대한 코드도 결국 CPU가 이해할 수 있는 기계어로 컴파일되어 실행됩니다. 2️⃣ 커널은 '어디에' 올라가는가? CPU 엔지니어 입장에서 가장 궁금하실 부분입니다. CPU는 단순히 Fetch-Decode-Execute 루프를 돌 뿐인데, 커널은 어디에 존재할까요? ▶ 물리적 위치: 커널은 평소에는 디스크(SSD/HDD)에 저장되어 있다가, 부팅 시 메인 메모리(RAM)의 특정 영역 으로 로드됩니다. ▶ 메모리 맵핑: 커널은 메모리의 가장 낮은 주소나 가장 높은 주소 등 미리 약속된 특정 주소 공간 을 점유합니다. ▶ CPU와의 관계: CPU는 전원이 켜지면 ...

🔬 SoC SRAM 설계: 전압 레벨(UD, NM, OD)과 동작 주파수의 학술적 상관관계 분석 💡 핵심 요약: SoC 설계에서 SRAM의 동작 주파수는 공급 전압에 의해 결정되는 트랜지스터 구동 전류에 직접적으로 의존합니다. OD 모드에서는 높은 전압으로 고주파 동작이 가능하지만, NM/UD 모드에서는 전압 부족으로 타이밍 제약을 만족하지 못할 수 있습니다. SoC(System on Chip) 설계 과정에서 SRAM(Static Random Access Memory)은 성능과 전력 소모의 핵심적인 요소입니다. 특히 메모리 컴파일러를 통해 특정 사이즈의 메모리를 생성할 때, PVT(Process, Voltage, Temperature) 조건에 따른 동작 가능 여부를 판단하는 것은 매우 중요한 단계입니다. 사용자는 흔히 Overdrive(OD) 모드에서는 목표 주파수를 만족하지만, Nominal(NM) 이나 Underdrive(UD) 모드에서는 주파수 조건을 충족하지 못하는 현상을 겪게 됩니다. 📊 전압 모드별 특성 비교 모드 전압 수준 주파수 전력 소모 주요 용도 OD (Overdrive) 1.1V ~ 1.2V 최고 높음 고성능 연산, 터보 모드 NM (Nominal) 0.9V ~ 1.0V 표준 중간 일반 동작, 균형점 UD (Underdrive) 0.7V ~ 0.8V 최저 낮음 저전력 대기, 배터리 절약 ⚡ 1. 전압(Voltage)과 지연 시간(Delay)의 물리적 관계 디지털 회로에서 동작 주파수는 회로의 전달 지연 시간(Propagation Delay, t pd ) 에 의해 결정됩니다. 트랜지스터(MOSFET)의 스위칭 속도를 결정하는 핵심 요소는 드레인 전류(I d )입니다. 🔢 Alpha-Power Law Model t pd ∝ (C load × V dd ) / I on ≈ (C load × V dd ) / (V dd - ...

⚡ SoC 개발의 핵심 공정: Clock Tree Synthesis (CTS) 완벽 가이드 SoC(System on Chip) 설계와 합성 공정에서 CTS(Clock Tree Synthesis) 는 칩의 '심장 박동'을 모든 구석구석에 정확하게 전달하기 위한 가장 중요한 단계 중 하나입니다. 디지털 회로가 거대해지고 복잡해짐에 따라, 수억 개의 플립플롭(Flip-Flop)에 클록 신호를 동기화시키는 작업은 설계의 성패를 좌우합니다. 🔍 1. CTS(Clock Tree Synthesis)란 무엇인가? CTS는 논리 합성(Logic Synthesis) 이후, 물리적 배치(Placement)가 완료된 상태에서 수행되는 단계입니다. 설계된 회로의 모든 순차 회로(Sequential Elements, 예: Flip-Flop)에 클록 신호를 균일하고 안정적으로 전달하기 위한 최적의 배선 구조(Tree) 를 생성하는 과정을 말합니다. 단순히 선을 연결하는 것이 아니라, 신호의 지연(Delay)을 계산하여 버퍼(Buffer)나 인버터(Inverter)를 삽입함으로써 클록 네트워크를 구축합니다. 📊 CTS 워크플로우 위치 RTL Design → Logic Synthesis → Placement → CTS ⭐ → Routing → Sign-off 🎯 2. CTS의 목적과 중요성 왜 CTS가 그토록 중요할까요? 그 이유는 디지털 회로의 동기화(Synchronization) 때문입니다. ⚡ Clock Skew 최소화 클록 소스에서 각 플립플롭까지 도달하는 시간 차이를 'Skew'라고 합니다. 이 차이가 크면 데이터가 잘못된 타이밍에 저장되어 회로가 오동작합니다. CTS는 이 Skew를 목표치 이내로 관리합니다. ⏱️ Insertion Delay(Latency) 최적화 클록이 소스에서 말단까지 가는 전체 시간을 줄여야 합니다. 지연이 너무 길면 온도나 전압 변화에 민감해져 ...

하드웨어 에뮬레이터: 현대 SoC 개발의 핵심 📅 2026년 업데이트 🖥️ 하드웨어 에뮬레이터: 현대 SoC 개발의 핵심 수십억 게이트 규모의 AI/HPC 칩 검증을 위한 Shift-Left 전략의 핵심 도구 SoC(System on Chip) 개발 규모가 수백억 게이트(Billion Gates) 단위로 커지고, 소프트웨어의 복잡도가 급증하면서 "Shift Left" — 설계 초기 단계에서 검증 및 소프트웨어 개발을 시작하는 전략 — 실현을 위한 에뮬레이터의 역할이 그 어느 때보다 중요해졌습니다. NVIDIA의 Jensen Huang CEO는 CadenceLive 2024에서 "Blackwell AI 프로세서는 Palladium 없이는 존재하지 않았을 것" 이라고 언급하며, 현대 AI 칩 개발에서 에뮬레이터의 필수적 역할을 강조했습니다. 📊 1. 최신 에뮬레이터 동향 (2025-2026) 최근 에뮬레이터 시장의 핵심 키워드는 확장성(Scalability) , 가상화(Virtualization) , 그리고 하이브리드(Hybrid) 입니다. 단순히 하드웨어 RTL 검증을 넘어, 실제 OS를 부팅하고 AI 워크로드를 돌려보는 시스템 레벨 검증으로 진화하고 있습니다. 📈 초대용량 지원 400억+ 게이트 규모의 Multi-die AI/HPC 칩 검증 가능 ⚡ 컴파일 시간 단축 모듈러 컴파일로 하루 여러 번의 설계 반복 가능 ☁️ ...