📚 SDC 마스터 클래스 시리즈 | Chapter 2

📚 SDC 마스터 클래스 시리즈 | Chapter 2

⚙️ 합성(Synthesis) 기초
RTL 코드가 실제 회로가 되기까지

"Constraining Designs for Synthesis and Timing Analysis" 완벽 해설 시리즈

지난 포스팅에서는 칩 디자인의 전체적인 흐름을 살펴봤다면, 오늘은 그 첫 번째 관문이자 가장 드라마틱한 변화가 일어나는 단계, 바로 합성(Synthesis)에 대해 이야기해 보려고 합니다. 🚀

🆕 2026 업데이트: AI 기반 합성 최적화(Synopsys DSO.ai), GAA 트랜지스터용 새로운 라이브러리 모델, POCV/AOCV 변동 모델링 등 최신 기술 반영

1 합성이란 무엇인가? 🔄

우리가 Verilog나 VHDL로 작성한 RTL 코드는 컴퓨터 언어에 가깝습니다. 이를 실제 반도체 공장에서 찍어낼 수 있는 논리 게이트(AND, OR, Flip-Flop 등)들의 연결로 바꾸는 과정이 바로 합성입니다.

🔧 합성의 3단계

1️⃣

Translation

RTL → 불리언 수식
(GTECH)

2️⃣

Logic Optimization

불필요한 로직 제거
수식 간소화

3️⃣

Mapping

표준 셀 라이브러리와
1:1 매칭

2 합성 툴의 고민: 속도냐, 면적이냐? ⚖️

합성 툴은 기본적으로 '비용(Cost)'을 줄이는 방향으로 동작합니다. 여기서 비용이란 보통 면적(Area)을 의미합니다. 하지만 무조건 작게만 만들면 칩이 느려지겠죠?

📌 합성 툴의 우선순위

"사용자가 정해준 제약 조건(Constraints)인
타이밍(속도)을 만족하는 범위 내에서,
최대한 면적을 작게 만들어라!"

💡 핵심 포인트: 이것이 바로 우리가 SDC(제약 조건)를 정확하게 작성해야 하는 이유입니다. 제약 조건이 없으면 툴은 "아, 속도는 상관없구나?" 하고 면적만 줄인 아주 느린 칩을 만들어버립니다!

3 지연 시간(Delay)은 어떻게 계산할까? ⏱️

합성 툴이 타이밍을 맞추려면, 이 회로가 얼마나 빠른지 계산할 수 있어야겠죠? 챕터 2에서는 지연 시간을 구성하는 두 가지 핵심 요소를 설명합니다.

🔸 3.1 셀 지연 (Cell Delay) & NLDM

논리 게이트(Cell) 자체를 통과하는 데 걸리는 시간입니다. 이는 고정된 값이 아니라 상황에 따라 변합니다. NLDM(Non-Linear Delay Model) 개념이 여기서 등장합니다.

입력 전이 시간 (Input Transition/Slew)

입력 신호가 0에서 1로 변할 때 얼마나 가파르게 변하느냐? 기울기가 완만할수록 지연이 깁니다.

출력 부하 (Output Load/Capacitance)

출력단에 얼마나 많은 게이트나 긴 선이 연결되어 있느냐? 무거운 짐을 들수록 느려집니다.

📊 NLDM 지연 테이블 예시

Input Trans \ Output Load	10fF	50fF	100fF
Fast (0.1ns)	0.05ns	0.12ns	0.25ns
Slow (0.5ns)	0.09ns	0.18ns	0.35ns

라이브러리에는 이런 테이블이 들어있어, 툴이 이 표를 보고 지연 시간을 찾아냅니다.

🔸 3.2 배선 지연 (Net Delay) & 와이어 로드 모델

문제는 '선(Net)'의 지연입니다. 합성을 하는 단계에서는 실제 배치(Place & Route)가 안 되어 있어서 선의 길이를 알 수 없습니다.

🔧 와이어 로드 모델 (Wire Load Model, WLM)

원리: "이 디자인의 크기가 대충 이 정도니까, 팬아웃(Fanout, 연결된 게이트 수)이 3개면 배선 길이는 대략 이 정도일 거야"라고 통계적으로 추정하는 방식입니다.

⚠️ 한계: 어디까지나 추정치이므로, 실제 배치 후에는 값이 달라질 수 있습니다.

4 환경 변수: PVT (Process, Voltage, Temperature) 🌡️

칩은 항상 이상적인 환경에서 동작하지 않습니다. 챕터 2에서는 PVT 조건에 따라 라이브러리가 어떻게 달라지는지 설명합니다.

🏭

Process (공정)

반도체 제조 시 성능 차이
(Fast 공정 vs Slow 공정)

⚡

Voltage (전압)

전압이 높으면 빠르고,
낮으면 느려집니다

🌡️

Temperature (온도)

온도가 높으면 느려짐
(단, 역온도 효과 주의!)

⚠️ 설계 원칙: 보통 최악의 상황(Worst Case)을 기준으로 제약 조건을 설정합니다. 예: Slow Process, Low Voltage, High Temp. 어떤 환경에서도 칩이 죽지 않고 동작하도록 보장해야 합니다.

🆕 2026 고급 변동 모델링 기법

AOCV

Advanced On-Chip Variation: 경로 깊이와 위치에 따라 지연 조정

POCV

Parametric OCV: 통계적 방법으로 셀별 변동 모델링

SOCV

Statistical OCV: 2nm 이하 공정에서 필수적인 확률적 분석

이러한 기법들은 과도한 마진을 줄이고 타이밍 클로저를 더 빠르게 달성하게 해줍니다.

5 요약: 설계자가 알아야 할 것 📋

"합성 툴은 마법사가 아니다.

우리가 입력해 준 라이브러리(Library) 정보와
제약 조건(Constraints)을 바탕으로
수학적인 계산을 통해 최적의 회로를 찾아내는
계산기일 뿐이다."

따라서 정확한 라이브러리 선정과 정확한 SDC(제약 조건) 작성이 성공적인 합성을 위한 첫 단추입니다.

🤖 2026 AI 기반 합성 최적화

Synopsys DSO.ai와 같은 AI 기반 도구들이 자율적인 설계 공간 탐색을 통해 측정 가능한 PPA(Power, Performance, Area) 향상을 제공합니다. AI는 합성, 플로어플래닝, 정형 검증, 디버그 전반에 걸쳐 결과를 개선하고 수동 작업을 줄이는 데 활용됩니다.

📖 다음 챕터 예고: 챕터 3에서는 본격적으로 타이밍 분석(STA)이 무엇인지, Setup/Hold Time이 왜 중요한지에 대해 다루게 됩니다. 면접 단골 질문이니 기대해 주세요! 🎯

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