[AMBA]CHI Overview

  

개요

AMBA5의 일부로 high-performance, packet-based communication 프로토콜로 processors와 다른 구성요소들의 연결을 위해 Arm에 의해 개발.
복잡한 멀티코어 시스템에서 모든 프로세서의 캐시가 메인 메모리에 대해서 일관된 보기를 제공해서 캐시 일관성을 보장

Key Concepts and Features

  1. Node-Based Architecture
    1. 전통적인 master/slave 관계 개선
    2. "nodes"라는 더 유연한 시스템을 사용
      1. Request Node(RN)
        1. Initiates transactions
      2. Home Node(HN)
        1. 특정 메모리 영역을 관리하고 해당 영역에 대한 coherency를 관리
      3. Slave Node(SN) or Subordinate Node
        1. Interconnect에서의 request에 대한 응답
  2. Packet-Based Communication
    1. 명령어, 데이터, 응답과 같은 모든 응답은 5개의 채널에 의해 packet 형태로 전송됨
    2. 고효율적이고 병렬적로 데이터 flow 가능
  3. Layered Structure
    1. 상위수준의 프로토콜 규칙에서 하위 수준의 데이터 전송을 계층별 분리
    2. 칩 설계자는 PPA(Power, Performance and Area)에 맞게 최적화 할 수 있는 유연성을 확보
  4. Scalability
    1. CHI는 수많은 components와 복잡한 interconnect를 처리하게 설계되어 휴대폰에서부터 대규모 데이터 센터 서버에 이르기까지 적합
  5. Evolution from ACE
    1. ACE(AXI Coherency Extentions)의 계승자
    2. Performance 개선, bottlenecks 감소 그리고 확장성이 개선

Evolution and Key Revisions

CHI는 시간이 지나면서 진화하였고, 새로운 "Issue"가 추가될 때마다 중요한 feature가 추가 됨

  • Issue B
    • 캐시 스태싱[^1] 및 RAS(향상된 안정성) features 추가
  • Issue D
    • 자동차 및 산업용 어플리캐이션에 중요한 Arm architecture 기능 및 안전(FuSa) 기능에 대한 지원 추가
  • Issue E
    • 보안 강화 및 architecture optimization을 위한 MTE[^2] 기능 업데이트
  • Issue G
    • MEC[^3]를 이용한 고급 보안과 멀티-다이 시스템의 더 나은 관리 기능 업데이트

Conclusion

AMBA5 CHI는 최신 컴퓨팅의 기반 기술.
디바이스의 핵심인 강력하고 multi-core processor에서의 coherent를 구현하게 함
확장성이 있어 대규모 multi-chip system 구축이 가능하며, AI 및 고급 보안과 같은 미래기술의 요구사항 충족 가능

[^1]: 한 컴포넌트가 다른 컴포넌트의 cache에 직접 데이터를 저장 할 수 있는 기능
[^2]: Memory Tagging Extension
[^3]: Memory Encryption Contexts

댓글

댓글 쓰기

이 블로그의 인기 게시물

📚 SDC 마스터 클래스 시리즈 | Chapter 1

SDC 마스터 클래스 #1: ASIC과 FPGA 흐름 완벽 정리 📚 SDC 마스터 클래스 시리즈 | Chapter 1 🎯 SDC와 칩 디자인의 시작 ASIC과 FPGA 흐름 완벽 정리 "Constraining Designs for Synthesis and Timing Analysis" 완벽 해설 시리즈 안녕하세요! 👋 SoC 설계나 검증을 하시는 분들이라면 매일 마주하는 타이밍 제약 조건(Timing Constraints) 이 전체 칩 디자인 흐름에서 어떤 역할을 하는지 짚어보는 유익한 시간이 될 것입니다. 🆕 2026 업데이트: TSMC/Samsung 2nm GAA 공정 양산, AI 기반 EDA 도구 (Synopsys DSO.ai), 반도체 시장 $760B 규모 등 최신 트렌드 반영 1 들어가며: 타이밍은 모든 것이다 ⏱️ ASIC(주문형 반도체)이나 FPGA를 설계할 때 기능 구현만큼 중요한 것이 바로 타이밍(Timing) 입니다. 칩이 아무리 복잡한 기능을 수행하더라도, 정해진 시간 안에 신호를 처리하지 못하면 무용지물이니까요. 💡 핵심 포인트: 이 책의 1장에서는 ASIC과 FPGA의 설계 흐름(Flow)을 훑어보며, 각 단계에서 타이밍 제약 조건이 왜 중요한지 설명합니다. 2 ASIC 디자인 흐름 🏭 ASIC 설계는 크게 논리적 ...
자세한 내용 보기

📚 SDC 마스터 클래스 시리즈 | Chapter 2

SDC 마스터 클래스 #2: 합성(Synthesis) 기초 📚 SDC 마스터 클래스 시리즈 | Chapter 2 ⚙️ 합성(Synthesis) 기초 RTL 코드가 실제 회로가 되기까지 "Constraining Designs for Synthesis and Timing Analysis" 완벽 해설 시리즈 지난 포스팅에서는 칩 디자인의 전체적인 흐름을 살펴봤다면, 오늘은 그 첫 번째 관문이자 가장 드라마틱한 변화가 일어나는 단계, 바로 합성(Synthesis) 에 대해 이야기해 보려고 합니다. 🚀 🆕 2026 업데이트: AI 기반 합성 최적화(Synopsys DSO.ai), GAA 트랜지스터용 새로운 라이브러리 모델, POCV/AOCV 변동 모델링 등 최신 기술 반영 1 합성이란 무엇인가? 🔄 우리가 Verilog나 VHDL로 작성한 RTL 코드는 컴퓨터 언어에 가깝습니다. 이를 실제 반도체 공장에서 찍어낼 수 있는 논리 게이트(AND, OR, Flip-Flop 등) 들의 연결로 바꾸는 과정이 바로 합성입니다. 🔧 합성의 3단계 1️⃣ Translation RTL → 불리언 수식 (GTECH) 2️⃣ Logic Optimization ...
자세한 내용 보기

📚 SDC 마스터 클래스 시리즈 | Chapter 3

SDC 마스터 클래스 #3: STA와 Setup/Hold 완벽 이해 📚 SDC 마스터 클래스 시리즈 | Chapter 3 📊 타이밍 분석(STA)과 제약 조건의 핵심 Setup과 Hold 완벽 이해하기 "Constraining Designs for Synthesis and Timing Analysis" 완벽 해설 시리즈 지난 챕터에서 합성을 통해 RTL 코드를 게이트로 변환했다면, 이제는 "과연 이 회로가 우리가 원하는 속도로 동작할까?" 를 검증할 차례입니다. 🎯 🎤 면접 단골 질문! Setup Time과 Hold Time의 개념이 여기서 등장합니다. 디지털 회로 설계의 꽃이라 불리는 STA의 기본 원리를 마스터하세요! 🆕 2026 업데이트: GPU 가속 STA (NVIDIA INSTA), 클라우드 분산 STA (PrimeTime HyperGrid), AOCV/POCV 기반 변동 분석, AI 기반 타이밍 최적화 등 반영 1 왜 시뮬레이션 대신 STA를 쓸까? 🤔 우리는 흔히 테스트벤치(Testbench)를 만들어 파형을 확인하는 '동적 시뮬레이션(Dynamic Simulation)'을 합니다. 하지만 수십억 개의 게이트 가 있는 최신 칩에서 모든 경우의 수를 시뮬레이션하는 것은 불가능에 가깝습니다. 🔍 St...
자세한 내용 보기