AXI4 프로토콜 완벽 가이드: SoC/VIP 엔지니어를 위한 심층 분석

🔌 AXI4 프로토콜 완벽 가이드

SoC/VIP 엔지니어를 위한 AMBA AXI4 심층 분석

AXI4 (Advanced eXtensible Interface 4)는 ARM AMBA 표준의 핵심으로, 현대 SoC 설계에서 고성능 온칩 통신을 담당합니다. 이 가이드에서는 5개 채널 구조, 핸드셰이크 규칙, Burst 트랜잭션, 그리고 VIP 검증 포인트까지 상세히 다룹니다.

📋 목차

1. AXI4 개요
2. 5개 채널 구조
3. VALID/READY 핸드셰이크
4. 채널별 신호 목록
5. Burst 트랜잭션
6. 트랜잭션 순서 규칙
7. Exclusive Access
8. AXI4 변형 비교
9. VIP 검증 포인트
10. 흔한 구현 실수

📚 1. AXI4 개요

AXI4는 ARM의 AMBA (Advanced Microcontroller Bus Architecture) 표준 중 하나로, 고대역폭·저지연 통신을 위해 설계되었습니다.

📌 AXI4 핵심 특징

• 분리된 주소/데이터 채널: 읽기/쓰기 독립적 수행
• 파이프라인 지원: 여러 Outstanding 트랜잭션 가능
• Burst 전송: 최대 256 beat까지 연속 전송
• Out-of-Order 완료: ID 기반 트랜잭션 관리
• 유연한 데이터 폭: 32~1024 bit 지원

항목	AXI4 사양
데이터 폭	32, 64, 128, 256, 512, 1024 bit
주소 폭	32 ~ 64 bit (최대 63 bit)
ID 폭	최대 32 bit (설계 시 결정)
Burst 길이	1 ~ 256 beat (AxLEN + 1)
Burst 타입	FIXED, INCR, WRAP

🔀 2. 5개 채널 구조

AXI4는 5개의 독립적인 채널로 구성됩니다. 각 채널은 VALID/READY 핸드셰이크를 사용합니다.

📊 AXI4 채널 구조 ┌─────────────────────────────────────────────────┐ │ SLAVE │ │ │ ┌────────┐ │ AR Channel (Read Address) │ │ │ ══════════════════════════════════════════▶ │ │ │ │ │ │ │ │ R Channel (Read Data) │ │ │ ◀══════════════════════════════════════════ │ │ MASTER │ │ │ │ │ │ AW Channel (Write Address) │ │ │ ══════════════════════════════════════════▶ │ │ │ │ │ │ │ │ W Channel (Write Data) │ │ │ ══════════════════════════════════════════▶ │ │ │ │ │ │ │ │ B Channel (Write Response) │ │ │ ◀══════════════════════════════════════════ │ └────────┘ │ │ └─────────────────────────────────────────────────┘

Read AR Channel

방향: Master → Slave
용도: 읽기 주소 및 제어 정보 전송
주요 신호: ARADDR, ARLEN, ARSIZE, ARBURST

Read R Channel

방향: Slave → Master
용도: 읽기 데이터 및 응답 전송
주요 신호: RDATA, RRESP, RLAST

Write AW Channel

방향: Master → Slave
용도: 쓰기 주소 및 제어 정보 전송
주요 신호: AWADDR, AWLEN, AWSIZE, AWBURST

Write W Channel

방향: Master → Slave
용도: 쓰기 데이터 전송
주요 신호: WDATA, WSTRB, WLAST

Write B Channel

방향: Slave → Master
용도: 쓰기 완료 응답
주요 신호: BRESP, BID

🤝 3. VALID/READY 핸드셰이크

AXI4의 모든 채널은 VALID/READY 핸드셰이크로 데이터를 전송합니다.

📊 VALID/READY 핸드셰이크 타이밍 ACLK ──┐ ┌──┐ ┌──┐ ┌──┐ ┌──┐ ┌──┐ ┌──┐ ┌──┐ ┌── └──┘ └──┘ └──┘ └──┘ └──┘ └──┘ └──┘ └──┘ 1 2 3 4 5 6 7 8 Case 1: VALID before READY VALID ──────┐ ┌────────────────────── └─────────────────┘ READY ────────────┐ ┌────────────────────── └───────────┘ DATA ──────╱ D1 ╲─────────────────────────────────── ↑ Transfer! Case 2: READY before VALID VALID ────────────┐ ┌────────────────────── └───────────┘ READY ──────┐ ┌────────────────────── └─────────────────┘ DATA ────────────╱ D1 ╲───────────────────────────── ↑ Transfer! Case 3: Simultaneous VALID ──────┐ ┌───────────────────────────────── └─────┘ READY ──────┐ ┌───────────────────────────────── └─────┘ DATA ──────╱ D1 ╲───────────────────────────────── ↑ Transfer!

📜 핸드셰이크 규칙 (AXI4 스펙 A3.2)

1 VALID는 READY와 독립적: Source는 READY를 기다리지 않고 VALID를 assert할 수 있음
2 VALID assert 후 유지: VALID가 assert되면 핸드셰이크 완료까지 deassert 금지
3 READY는 VALID 기다릴 수 있음: Destination은 VALID를 보고 READY를 결정할 수 있음
4 전송 완료: VALID && READY가 동시에 HIGH인 클럭 rising edge에서 전송 발생
5 데이터 안정성: VALID가 HIGH인 동안 모든 정보 신호는 안정적이어야 함

⚠️ Deadlock 방지

Master: VALID는 READY를 기다리지 않고 assert해야 함 (규칙 1)
Slave: READY를 VALID 전에 assert하거나, 일정 시간 내 반드시 assert해야 함

두 쪽 모두 상대방을 기다리면 deadlock이 발생합니다.

📡 4. 채널별 신호 목록

Global Signals

신호	폭	설명
`ACLK`	1	글로벌 클럭
`ARESETn`	1	액티브 LOW 리셋

Read Address Channel (AR)

신호	폭	설명
`ARVALID`	1	주소 유효 필수
`ARREADY`	1	Slave 수신 준비 필수
`ARADDR`	32-64	읽기 시작 주소
`ARLEN`	8	Burst 길이 - 1 (0~255 → 1~256 beat)
`ARSIZE`	3	Beat당 바이트 수 (2^ARSIZE)
`ARBURST`	2	Burst 타입 (FIXED/INCR/WRAP)
`ARID`	가변	트랜잭션 ID
`ARLOCK`	1	Exclusive access (0: Normal, 1: Exclusive)
`ARCACHE`	4	캐시 속성
`ARPROT`	3	보호 타입 (Privileged/Secure/Instruction)
`ARQOS`	4	QoS (Quality of Service)

Read Data Channel (R)

신호	폭	설명
`RVALID`	1	데이터 유효
`RREADY`	1	Master 수신 준비
`RDATA`	32-1024	읽기 데이터
`RRESP`	2	응답 (OKAY/EXOKAY/SLVERR/DECERR)
`RLAST`	1	Burst의 마지막 beat 표시
`RID`	가변	트랜잭션 ID (AR의 ARID와 매칭)

Write Address Channel (AW)

AR 채널과 동일한 구조 (AW prefix 사용)

Write Data Channel (W)

신호	폭	설명
`WVALID`	1	데이터 유효
`WREADY`	1	Slave 수신 준비
`WDATA`	32-1024	쓰기 데이터
`WSTRB`	DATA/8	바이트 스트로브 (유효 바이트 표시)
`WLAST`	1	Burst의 마지막 beat 표시

Write Response Channel (B)

신호	폭	설명
`BVALID`	1	응답 유효
`BREADY`	1	Master 수신 준비
`BRESP`	2	쓰기 응답
`BID`	가변	트랜잭션 ID

📌 Response 코드

RESP	값	의미
`OKAY`	2'b00	정상 완료
`EXOKAY`	2'b01	Exclusive access 성공
`SLVERR`	2'b10	Slave 에러
`DECERR`	2'b11	Decode 에러 (주소 범위 외)

📦 5. Burst 트랜잭션

AXI4는 연속된 데이터 전송을 위해 Burst를 지원합니다. 주소 한 번 전송으로 최대 256 beat까지 데이터 전송이 가능합니다.

Burst 파라미터

파라미터	신호	범위	설명
Length	`AxLEN`	0~255	Burst beat 수 = AxLEN + 1
Size	`AxSIZE`	0~7	Beat당 바이트 = 2^AxSIZE
Type	`AxBURST`	0~2	FIXED(0), INCR(1), WRAP(2)

Burst 타입

🔹 FIXED (2'b00)

모든 beat가 동일한 주소로 전송

용도: FIFO 접근
예: 주소 0x1000으로 4 beat
→ 0x1000, 0x1000, 0x1000, 0x1000

🔸 INCR (2'b01)

beat마다 주소가 증가

용도: 순차 메모리 접근
예: 주소 0x1000, SIZE=2 (4B)
→ 0x1000, 0x1004, 0x1008, 0x100C

🔻 WRAP (2'b10)

주소가 경계에서 래핑

용도: 캐시 라인 접근
제약: LEN은 2, 4, 8, 16만 가능

Burst 주소 계산 예시

INCR Burst: 시작주소 0x04, SIZE=2 (4B), LEN=3 (4 beat)

주소: 0x04 0x08 0x0C 0x10

Beat #: 1 2 3 4

WRAP Burst: 시작주소 0x04, SIZE=2 (4B), LEN=3 (4 beat, 경계=16B)

주소: 0x04 0x08 0x0C 0x00

Beat #: 1 2 3 4 (wrap)

📄 Burst 주소 계산 수식

// INCR Burst 주소 계산 Address[n] = Start_Address + (n × 2^AxSIZE) // WRAP Burst 주소 계산 Wrap_Boundary = (AxLEN + 1) × 2^AxSIZE Lower_Wrap_Addr = (Start_Address / Wrap_Boundary) × Wrap_Boundary Upper_Wrap_Addr = Lower_Wrap_Addr + Wrap_Boundary if (Address[n] == Upper_Wrap_Addr) Address[n] = Lower_Wrap_Addr // Wrap!

🔢 6. 트랜잭션 순서 규칙

AXI4는 Out-of-Order 응답을 지원하지만, 특정 규칙을 따라야 합니다.

📜 Ordering 규칙

1 동일 ID: 같은 ID의 트랜잭션은 순서대로 응답해야 함
2 다른 ID: 다른 ID의 트랜잭션은 순서 무관하게 응답 가능
3 Write Response: B 채널 응답은 해당 W 채널의 WLAST 이후에만 가능
4 Read Data: R 채널 데이터는 AR 채널의 핸드셰이크 이후에만 가능

📊 Out-of-Order 응답 예시 Master sends: AR (ID=0) ─────▶ T1 AR (ID=1) ─────▶ T2 AR (ID=0) ─────▶ T3 Slave responds (Out-of-Order allowed): R (ID=1) ◀───── T2 response ← T2가 먼저 완료 (다른 ID) R (ID=0) ◀───── T1 response ← T1이 T3보다 먼저 (같은 ID, 순서 유지) R (ID=0) ◀───── T3 response

💡 Write Interleaving (AXI3 vs AXI4)

AXI3: 다른 ID의 Write Data를 interleave 가능 (WID 신호 사용)
AXI4: Write Data interleaving 제거됨 (WID 신호 없음)

→ AXI4에서는 AW 순서대로 W 데이터를 보내야 함

🔒 7. Exclusive Access

Exclusive Access는 멀티 마스터 환경에서 원자적(atomic) 읽기-수정-쓰기를 구현하는 메커니즘입니다.

📊 Exclusive Access 시퀀스 Master A Slave (Monitor) │ │ │ 1. Exclusive Read (ARLOCK=1) │ │ ────────────────────────────────▶ │ Monitor 등록 (Addr, ID) │ │ │ 2. Read Data (RRESP=EXOKAY) │ │ ◀──────────────────────────────── │ │ │ │ [Master modifies data locally] │ │ │ │ 3. Exclusive Write (AWLOCK=1) │ │ ────────────────────────────────▶ │ Monitor 체크 │ │ │ 4. Write Response │ │ ◀──────────────────────────────── │ │ BRESP = EXOKAY (성공) │ │ BRESP = OKAY (실패, 재시도 필요)│

📌 Exclusive Access 규칙

• 동일 주소/크기: Exclusive Write는 Exclusive Read와 동일한 주소, 크기여야 함
• Monitor: Slave는 Exclusive Monitor를 구현해야 함
• 실패 시: BRESP=OKAY 반환, Master는 전체 시퀀스 재시도
• 성공 시: BRESP=EXOKAY 반환, 데이터 쓰기 완료

🔄 8. AXI4 변형 비교

기능	AXI4 (Full)	AXI4-Lite	AXI4-Stream
채널 수	5개 (AR, R, AW, W, B)	5개 (AR, R, AW, W, B)	1개 (단방향)
Burst	1~256 beat	1 beat만 (Single)	무제한 (연속)
데이터 폭	32~1024 bit	32 또는 64 bit	가변
ID 지원	✓ Out-of-Order	✗	✓ (선택)
용도	고성능 메모리, DMA	레지스터 접근, 저속 주변장치	데이터 스트리밍, DSP
복잡도	높음	낮음	중간

🌊 AXI4-Stream 특징

• 주소 개념 없음 (데이터만 전송)
• TVALID/TREADY 핸드셰이크
• TLAST: 패킷/프레임 경계 표시
• TKEEP/TSTRB: 유효 바이트 표시
• 용도: 비디오/오디오 스트리밍, 네트워크 패킷, FFT 등

✅ 9. VIP 검증 포인트

AXI4 VIP 개발 및 검증 시 확인해야 할 핵심 포인트입니다.

🔍 핸드셰이크 체크

☑️ VALID assert 후 READY 전까지 deassert 금지

☑️ VALID HIGH 동안 모든 정보 신호 안정성

☑️ Deadlock 시나리오 테스트

🔍 Burst 체크

☑️ AxLEN과 실제 beat 수 일치 (LAST 신호 확인)

☑️ WRAP burst의 LEN 제약 (2, 4, 8, 16만 허용)

☑️ 4KB 경계 crossing 금지

☑️ 주소 정렬 (AxSIZE에 맞게)

🔍 Ordering 체크

☑️ 동일 ID 트랜잭션 순서 보장

☑️ Write Response는 WLAST 이후에만

☑️ Outstanding 트랜잭션 한계 테스트

📄 SystemVerilog Assertion 예시

// VALID stability check property valid_stable; @(posedge ACLK) disable iff (!ARESETn) ARVALID && !ARREADY |-> ##1 ARVALID; endproperty assert property (valid_stable); // Data stability during VALID property data_stable; @(posedge ACLK) disable iff (!ARESETn) ARVALID && !ARREADY |-> ##1 $stable(ARADDR); endproperty assert property (data_stable); // WLAST count check property wlast_count; int cnt; @(posedge ACLK) disable iff (!ARESETn) (AWVALID && AWREADY, cnt=AWLEN) |-> ##1 (WVALID && WREADY && !WLAST, cnt--)[*0:$] ##1 (WVALID && WREADY && WLAST && cnt==0); endproperty

❌ 10. 흔한 구현 실수

🚫 Master 측 실수

1. READY를 기다리고 VALID를 assert (→ Deadlock)
2. VALID HIGH 중 데이터 변경
3. WLAST를 잘못된 beat에서 assert
4. 4KB 경계 crossing burst 발행
5. AW/W 채널 순서 불일치 (AXI4에서는 AW 순서대로 W 전송 필요)

🚫 Slave 측 실수

1. READY를 영원히 LOW로 유지 (→ Starvation)
2. 동일 ID 응답 순서 위반
3. RLAST 없이 burst 종료
4. WLAST 전에 BRESP 전송
5. 잘못된 RID/BID 반환

⚠️ 4KB 경계 규칙

AXI4 burst는 4KB 경계를 crossing할 수 없습니다. 이는 메모리 맵의 페이지 경계를 보호하기 위한 규칙입니다.

예: 시작주소 0x0FF0, SIZE=4B, LEN=15 (64B 전송)
→ 종료주소 0x102F로 4KB 경계(0x1000) crossing! 프로토콜 위반

📌 핵심 요약

항목	핵심 내용
채널	5개 (AR, R, AW, W, B), 독립적 핸드셰이크
핸드셰이크	VALID && READY rising edge에서 전송
Burst	FIXED, INCR, WRAP / 최대 256 beat
Ordering	동일 ID는 순서 유지, 다른 ID는 Out-of-Order 가능
제약	4KB 경계 crossing 금지, WRAP LEN 제한

VIP 개발자 필수 체크:
✓ VALID stability — assert 후 deassert 금지
✓ LAST 신호 — burst beat 수와 일치
✓ ID ordering — 동일 ID 순서 보장

📚 참고 자료

• ARM IHI 0022H: AMBA AXI and ACE Protocol Specification
• ARM IHI 0051A: AMBA AXI4-Stream Protocol Specification
• Verification Academy: AXI4 Protocol Tutorial

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