Chapter 1: From Zero to One | 디지털 설계의 시작점

Harris & Harris · Digital Design & Computer Architecture

⚡ Chapter 1: From Zero to One

디지털 설계의 첫걸음 — 0과 1로 시작하는 컴퓨터 아키텍처의 모든 것

디지털 세계의 모든 것은 0과 1에서 시작됩니다. 스마트폰에서 데이터센터까지, 수십억 개의 트랜지스터가 이 두 가지 상태를 초당 수십억 번 전환하며 AI 연산부터 영상 처리까지 가능하게 만듭니다. Harris & Harris의 <Digital Design and Computer Architecture> Chapter 1은 이 근본 원리를 다루는 챕터로, 복잡성 관리부터 진법 체계, 논리 게이트, 전력 소비까지 디지털 설계의 필수 기초를 탄탄하게 잡아줍니다. 이 포스트에서는 교과서 핵심 내용을 정리하고 2026년 최신 반도체 트렌드(GAA, 2nm 공정, CFET 등)를 함께 연결하여 이론이 실제 산업에서 어떻게 살아 숨쉬는지를 보여드리겠습니다.

🧩 1. 복잡성 관리 (Managing Complexity)

현대 프로세서 하나에 수백억 개의 트랜지스터가 집적됩니다. 이 엄청난 복잡성을 다루기 위해 디지털 설계자들은 체계적인 기법을 사용합니다. Harris & Harris는 이를 크게 추상화와 규율, 그리고 3-Y 원칙으로 설명합니다.

🔑 핵심 기법: 추상화 (Abstraction)

추상화는 디지털 설계에서 가장 중요한 개념입니다. 중요하지 않은 세부 사항을 숨기고, 시스템을 단순화된 수준에서 바라보는 기법입니다. 예를 들어, 프로그래머는 트랜지스터의 물리적 동작을 알 필요 없이 소프트웨어를 작성할 수 있고, 회로 설계자는 실리콘 결정 구조를 몰라도 논리 게이트를 설계할 수 있습니다.

추상화 계층 (Levels of Abstraction)

📱 Application Software

▼

🖥️ Operating System

▼

📐 Architecture (ISA)

▼

⚙️ Microarchitecture

▼

🔲 Logic Gates

▼

🔬 Transistors & Devices

▼

⚛️ Physics (Electrons, Silicon)

📐 규율 (Discipline) & 3-Y 원칙

규율은 설계의 자유도를 의도적으로 제한하여 예기치 않은 부작용을 막고 예측 가능한 결과를 만드는 것입니다. 이를 보완하는 3가지 핵심 원칙은 다음과 같습니다:

🏗️ 계층화 (Hierarchy) 시스템을 여러 하위 모듈로 계속해서 분할합니다. 복잡한 SoC를 CPU 코어, 메모리 컨트롤러, GPU, I/O 블록 등으로 나누는 것이 대표적인 예입니다.

🧱 모듈화 (Modularity) 각 모듈의 기능과 인터페이스를 명확히 정의합니다. 잘 정의된 인터페이스를 통해 모듈을 독립적으로 설계, 테스트, 교체할 수 있습니다.

🔄 규칙성 (Regularity) 모듈을 균일하게 설계하여 공통 모듈을 여러 번 재사용합니다. SRAM 셀이나 ALU 슬라이스처럼 동일 구조를 반복 배치하는 것이 좋은 예입니다.

💡 2. 디지털 추상화 (The Digital Abstraction)

현실 세계의 물리적 변수(전압, 온도, 전류 등)는 본질적으로 연속적(Continuous)입니다. 하지만 디지털 시스템은 이를 이산적(Discrete)인 값 — 대표적으로 '0'과 '1' — 으로 단순화하여 다룹니다. 이것이 바로 디지털 추상화의 핵심입니다.

컴퓨터는 높은 전압을 논리 '1' (HIGH), 낮은 전압을 논리 '0' (LOW)으로 해석합니다. 중간 영역은 금지 영역(Forbidden Zone)으로 정의하여 노이즈에 의한 오판을 방지합니다. 이때 노이즈 마진(Noise Margin) 개념이 등장합니다.

핵심 개념 — 정보량 (Amount of Information)

N개의 고유한 상태를 갖는 이산 변수가 담고 있는 정보의 양(D)은 비트(bits) 단위로 측정됩니다.

정보량 공식 D = log₂ N bits

예: 1 byte = 8 bits → 2⁸ = 256 가지 고유 상태 표현 가능

디지털 추상화의 위력은 복원력(Restoration)에 있습니다. 아날로그 신호는 전달될 때마다 노이즈가 누적되지만, 디지털 신호는 각 논리 게이트를 통과하면서 0 또는 1로 깨끗하게 복원됩니다. 이 덕분에 수십억 개의 게이트를 직렬로 연결해도 정보가 손실되지 않습니다.

🔢 3. 진법 체계와 숫자 표현 (Number Systems)

📊 2진수, 8진수, 16진수

디지털 시스템의 기본은 2진수(Binary)입니다. 각 자리(bit)는 0 또는 1이며, 2의 거듭제곱 가중치를 가집니다. 긴 2진수를 읽기 편하게 만들기 위해 16진수(Hexadecimal)를 사용합니다. 4비트(= 1 nibble)를 0~9, A~F 문자 하나로 표현할 수 있어 메모리 주소나 레지스터 값 표기에 널리 쓰입니다.

10진수	2진수	16진수	비트 수
0	0000	0x0	4
10	1010	0xA	4
15	1111	0xF	4
255	1111 1111	0xFF	8
1024	100 0000 0000	0x400	11

➖ 2의 보수 (Two's Complement)

현대 디지털 시스템에서 음수를 표현하는 가장 보편적인 방법이 2의 보수입니다. 부호-크기 방식이나 1의 보수 방식과 달리, 0의 표현이 유일하고 덧셈/뺄셈 회로를 통합할 수 있다는 큰 장점이 있습니다.

2의 보수 변환 규칙 -X = ~X + 1 (모든 비트 반전 후 1을 더함)

2의 보수 변환 예시 (4-bit) // +5 → -5 변환 과정 +5 = 0101 // 원래 2진수 1010 // 비트 반전 (Invert) + 1 // +1 추가 ────── -5 = 1011 // 결과: 2의 보수 표현 // 4-bit 2의 보수 범위: -8 ~ +7 (= -2^(N-1) ~ 2^(N-1) - 1)

N비트 2의 보수로 표현 가능한 숫자 범위는 -2^N-1 ≤ x ≤ 2^N-1 - 1입니다. 가장 상위 비트(MSB)가 1이면 음수를 나타냅니다.

🔲 4. 논리 게이트 (Logic Gates)

논리 게이트는 디지털 회로의 기본 빌딩 블록입니다. 1개 이상의 2진 입력을 받아 불리언(Boolean) 연산을 수행하고, 하나의 2진 출력을 생성합니다. 복잡한 프로세서도 결국 이 기본 게이트들의 조합으로 구성됩니다.

기본 논리 게이트 & 불리언 방정식

NOT

Y = Ā (인버터: 입력의 반대 값)

AND

Y = A · B (두 입력 모두 1일 때만 1 출력)

Y = A + B (하나라도 1이면 1 출력)

XOR

Y = A ⊕ B (두 입력이 다를 때만 1 출력)

NAND

Y = A · B (AND의 반전 — 범용 게이트)

NOR

Y = A + B (OR의 반전 — 범용 게이트)

진리표 (Truth Table) — AND Gate 예시

A	B	Y = A · B
0	0	0
0	1	0
1	0	0
1	1	1

NAND와 NOR은 각각 단독으로 모든 논리 함수를 구현할 수 있는 범용 게이트(Universal Gate)입니다. 실제 CMOS 회로에서 NAND/NOR 기반 설계가 기본이 됩니다.

🔬 5. 트랜지스터 — 디지털 회로의 스위치

논리 게이트는 물리적으로 트랜지스터(Transistor)로 구현됩니다. 현대 디지털 회로에서는 CMOS(Complementary MOS) 기술이 사용되며, nMOS(전자가 캐리어)와 pMOS(정공이 캐리어) 트랜지스터를 상보적으로 조합합니다.

▸ nMOS: 게이트 전압이 HIGH일 때 ON (소스→드레인으로 전류 흐름). '0' 전달에 강함.

▸ pMOS: 게이트 전압이 LOW일 때 ON. '1' 전달에 강함.

▸ CMOS: pull-up(pMOS) 네트워크와 pull-down(nMOS) 네트워크를 결합하여, 어떤 상태에서든 출력이 VDD 또는 GND에 직접 연결됩니다. 이 덕분에 정적 전력 소비가 이론적으로 0에 가깝습니다.

CMOS NAND Gate (Pseudo-HDL 개념) // CMOS NAND: pull-up = pMOS parallel, pull-down = nMOS series module nand_gate( input A, B, output Y ); // Pull-up network (pMOS): A=0 OR B=0 → Y=1 pmos p1(Y, VDD, A); // pMOS parallel pmos p2(Y, VDD, B); // Pull-down network (nMOS): A=1 AND B=1 → Y=0 nmos n1(net, GND, B); // nMOS series nmos n2(Y, net, A); endmodule

🔋 6. 전력 소비 (Power Consumption)

칩 설계에서 전력 소비는 성능, 면적과 함께 PPA(Power, Performance, Area) 삼각 트레이드오프의 핵심 축입니다. 특히 모바일 기기와 데이터센터 AI 가속기에서 전력 효율은 사업의 성패를 좌우합니다.

⚡ 동적 전력 (Dynamic Power) 0 ↔ 1 스위칭 시 발생하는 전력. 커패시턴스(C) 충방전에 의해 소모되며, 전압(V)과 주파수(f)에 직접 비례합니다.

💧 정적 전력 (Static Power) 스위칭 없이 대기 중에도 흐르는 누설 전류(Leakage)에 의한 전력. 공정이 미세해질수록 이 비중이 급격히 증가합니다.

동적 전력 공식 P_dynamic = ½ C V² f

정적 전력 공식 P_static = I_leakage × V_DD

총 전력 P_total = P_dynamic + P_static

동적 전력 공식에서 전압(V)이 제곱으로 작용하기 때문에, 전압을 줄이는 것이 전력 절감에 가장 효과적입니다. 이것이 반도체 산업이 공급 전압을 지속적으로 낮추는 핵심 이유입니다(5V → 3.3V → 1.8V → 1.2V → 0.7V~0.75V).

🚀 7. 2026년 반도체 산업 최신 동향

Chapter 1에서 배운 트랜지스터와 전력 소비 개념이 2026년 현재 어떻게 진화하고 있는지 살펴봅시다. 교과서의 기초 위에 최첨단 산업 동향을 쌓아올리면 이해의 깊이가 완전히 달라집니다.

🏭 트랜지스터 아키텍처의 진화

교과서에서 배운 MOSFET의 기본 구조는 수십 년간 Planar → FinFET → GAA(Gate-All-Around)로 진화해왔습니다. 2026년 현재, 업계 3대 파운드리 모두 2nm급 공정에서 GAA 나노시트 트랜지스터를 양산하고 있습니다.

트랜지스터 아키텍처 진화 로드맵

Planar
~28nm

→

FinFET
22nm~3nm

→

GAA/NS
2nm~ (2025)

→

CFET
~A7 (2031?)

교과서의 MOSFET에서는 게이트가 채널 위쪽에만 위치했습니다(Planar). FinFET은 핀 구조를 통해 3면을 감쌌고, GAA(Gate-All-Around) 나노시트는 채널의 4면 전체를 게이트로 감싸 누설 전류를 획기적으로 줄였습니다. 이는 정적 전력(P_static) 절감에 직접적으로 기여합니다.

2026 UPDATE

🏆 2nm 파운드리 경쟁 현황

2025년 Q4, TSMC과 Samsung이 거의 동시에 2nm 양산을 시작했습니다. Intel의 18A 노드도 양산을 준비하고 있으며, 일본 Rapidus는 시험 생산을 발표했습니다.

TSMC N2 Yield ~65%

Intel 18A Yield ~55%

Samsung SF2 Yield ~40%

TSMC의 N2 공정은 N3E 대비 성능 10~15% 향상, 전력 25~30% 절감, 트랜지스터 밀도 15%+ 증가를 달성합니다. Apple, NVIDIA, AMD, Qualcomm, MediaTek 등이 2nm 초기 고객으로 참여 중입니다.

📈 반도체 시장 전망

글로벌 반도체 시장은 AI 수요에 힘입어 빠르게 성장하고 있습니다. WSTS(세계 반도체 무역 통계 기구)에 따르면, 2025년 글로벌 반도체 시장 규모는 약 7,009억 달러에 달하며 2026년에는 7,607억 달러로 약 8.5% 성장이 전망됩니다. 특히 AI 칩 부문이 2024년 기준 전체 반도체 매출의 약 20%를 차지하며 핵심 성장 동력으로 자리잡았습니다.

💡 전력 소비와 트랜지스터 기술의 연결

Ch.1의 전력 공식을 다시 떠올려봅시다. GAA 트랜지스터가 전력 소비에 미치는 영향을 정리하면:

전력 유형	공식	GAA의 영향
동적 전력	½CV²f	낮은 V_DD에서 동작 가능 → V² 절감 효과. 하지만 기생 커패시턴스 관리가 새로운 과제.
정적 전력	I_leak × V	4면 게이트 제어로 서브스레숄드 누설 전류를 크게 억제. 그러나 자가 발열(Self-Heating) 문제는 새로운 도전 과제.

FinFET에서는 게이트가 채널의 3면만 감싸고 바닥면은 실리콘 기판에 노출되어 있어 누설 전류 경로가 존재했습니다. GAA 아키텍처는 채널 전체를 감싸므로 이 누설 경로를 차단하며, 결과적으로 서브스레숄드 스윙(Subthreshold Swing)을 이상적인 60mV/decade에 더 가깝게 유지할 수 있습니다.

미래 전망 — CFET과 그 너머

GAA 나노시트 이후의 차세대 기술로 CFET(Complementary FET)이 주목받고 있습니다. CFET은 nMOS와 pMOS 트랜지스터를 수직으로 적층하여 트랜지스터 밀도를 다시 한 번 대폭 높이는 기술입니다. TSMC의 A7 노드(~2031년)에서 등장이 예상되며, imec에 의하면 논리 밀도의 이론적 한계는 약 5억 트랜지스터/mm²에 이를 것으로 전망됩니다. 그 이후로는 칩렛(Chiplet) 기반 3D 적층이 유일한 밀도 확장 수단이 될 수 있습니다.

📋 핵심 요약

주제	핵심 포인트	연관 공식
복잡성 관리	추상화 + 규율 + 계층화/모듈화/규칙성	—
디지털 추상화	연속 → 이산 변환, 노이즈 마진, 복원력	D = log₂N
진법 체계	Binary, Hex, 2의 보수 음수 표현	-X = ~X + 1
논리 게이트	NOT, AND, OR, XOR, NAND(범용), NOR(범용)	Y = AB, Y = A+B, ...
전력 소비	동적(스위칭) + 정적(누설). V² 영향이 핵심	P = ½CV²f + I·V
2026 트렌드	GAA 2nm 양산, CFET 전망, 시장 $760B+	—

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